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PCB电路板的EMI设计规范步骤

派旗纳米 浏览次数:660 分类:行业资讯

  有工作经验的开关电源开发人员都了解,在PCB设计全过程中便对EMI开展抑止,便可以在最大的水平上在最终的环节中为EMI抑止的装修设计节约十分多的時间。文中将为我们解读PCB之中EMI设计方案中的标准流程,有兴趣的好朋友快看来一一下吧。

  IC的开关电源解决

  确保每一个IC的开关电源PIN都是有一个0.1UF的去耦电容,针对BGACHIP,规定在BGA的四角各自有0.1UF、0.01UF的电容器共8个。对布线的开关电源特别是在要留意加耦合电容,如VTT等。这不仅仅对可靠性有影响,对EMI也是有较大的危害。

  PCB电路板的EMI设计规范步骤

  钟表线的解决

  1)提议先走钟表线。

  2)工作频率高于或等于66M的钟表线,每条过孔眼不必超出2个,均值不能超过1.5个。

  3)工作频率低于66M的钟表线,每条过孔眼不必高于3个,均值不能超过2.5个

  4)长短超出12inch的钟表线,假如工作频率超过20M,过孔眼不能超过2个。

  5)假如钟表线有孔,在通孔的邻近部位,在第二层(地质构造)和第三层(电源层)中间加一个旁路电容、如下图2.5-1所显示,以保证钟表线换层后,参照层(邻近层)的高频率交流电的控制回路持续。旁路电容所属的电源层务必是过孔越过的电源层,并最大限度地挨近过孔,旁路电容与通孔的间隔较大不超过300MIL。

  6)全部钟表线正常情况下不能穿岛。下边列出了穿岛的四种情况。

  跨岛发生在开关电源岛与开关电源岛中间。这时钟表线在第四层的反面布线,第三层(电源层)有两个开关电源岛,且第四层的布线务必越过这两个岛。

  跨岛发生在开关电源岛与地岛中间。这时钟表线在第四层的反面布线,第三层(电源层)的一个开关电源岛正中间有一块地岛,且第四层的布线务必越过这两个岛。

  跨岛发生在地岛与地质构造中间。这时钟表线在第一层布线,第二层(地质构造)的里面有一块地岛,且第一层的布线务必越过地岛,等同于接地线被终断。

  钟表线下边沒有铺铜。若标准限定确实做不到不穿岛,确保工作频率高于或等于66M的钟表线不穿岛,工作频率低于66M的钟表线若穿岛,务必加一个去耦电容产生镜像文件通道。以象6.1为例子,在2个开关电源岛中间并挨近跨岛的钟表线,置放一个0.1UF的电容器。

  当遭遇2个通孔和一次穿岛的选择时,选一次穿岛。

  钟表线要避开I/O一侧板外500MIL以上,而且不必和I/O线并走动,若确实做不到,钟表线与I/O口线间隔要超过50MIL。

  钟表线走在第四层时,钟表线的参照层(开关电源平面图)应尽可能为钟表配电的那一个开关电源表面,以别的开关电源面为参照的钟表越低就越好,此外,工作频率高于或等于66M的钟表线参照开关电源面务必为3.3V开关电源平面图。

  钟表线打线时线间隔要超过25MIL。

  钟表线打线时进来的线和出来的线应当尽可能远。尽量减少相近图A和图C表达的打线方法,若钟表线要换层,防止选用图E的打线方法,选用图F的打线方法。

  钟表线联接BGA等配件时,若钟表线换层,尽量减少选用图G的布线方式,过孔不要在BGA下边走,最好是选用图H的布线方式。

  留意每个时钟信号,不必忽视其他一个钟表,包含AUDIOCODEC的AC_BITCLK,特别是在留意的是FS3-FS0,尽管说从名字上看并不是钟表,但事实上跑的是钟表,要进行留意。

  ClockChip下拉下拉电阻尽可能挨近ClockChip。

  I/O口的解决

  各I/O口包含PS/2、USB、LPT、COM、SPEAKOUT、GAME分为一块地,最左与最右与数据地相接,总宽不小于200MIL或三个过孔,别的地区不必与数据地相接。

  若COM2口是针插式的,尽量挨近I/O地。

  I/O电源电路EMI元器件尽可能挨近I/OSHIELD。

  I/O出口处电源层与地质构造独立划岛,且Bottom和TOP层都需要铺装,不能数据信号穿岛(电源线立即拖出PORT,没有I/OPORT中长距离布线)。

  几个方面表明

  A.对EMI设计标准,设计方案技术工程师要严格执行,EMI技术工程师有查验的权利,违反EMI设计标准而导致EMI检测FAIL,义务由设计方案技术工程师担负。

  B.EMI技术工程师对设计标准承担,对严格执行EMI设计标准,但依然EMI检测FAIL,EMI技术工程师有义务得出解决方法,并汇总到EMI设计标准中。

  C.EMI技术工程师对每一个外接设备口的EMI检测行为责任,不能漏测。

  D.每一个设计方案助理工程师有对该设计标准作改动的建议权和怀疑的权利。EMI技术工程师有义务回应怀疑,对技术工程师的提议根据试验后确认后添加设计标准。

  E.EMI技术工程师有义务减少EMI设计方案的成本费,降低磁珠的应用数量。

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